256-бітова архітектура

Біт
Застосунок
Точність двійкової рухомої коми
Точність десяткового числа з рухомою комою

На даний час немає основних процесорів загального призначення, побудованих для роботи з 256-бітовими цілими числами чи адресами, хоча ряд процесорів працюють з 256-бітовими даними. Процесори мають набори команд SIMD (Advanced Vector Extensions і набір інструкцій FMA[en] і т.д.), де 256-бітові векторні регістри використовуються для зберігання декількох менших чисел, таких як вісім 32-бітових чисел з рухомою комою, і одна інструкція може працювати зі всіма цими значеннями паралельно. Однак, ці процесори не працюють з окремими числами, що складаються з 256 двійкових розрядів по довжині, оскільки тільки їхні регістри мають розмір 256 бітів. Двійкові розряди знаходяться разом у 128-бітових колекціях.

Використання

Ноутбук з процесором Efficeon
  • 256 біт — це загальний розмір ключа[en] для симетричних шифрів у криптографії, таких як Advanced Encryption Standard.
  • Сучасні чипи GPU переміщують дані через 256-бітову шину пам'яті.
  • 256-бітові процесори можуть використовуватися для адресації безпосередньо до 2256 байт. Вже 2128 (128-біт) значно перевищить загальну кількість даних, що зберігаються на Землі станом на 2010 рік, які оцінюються приблизно в 1,2 зетабайта (понад 270 байт).[1]
  • Процесор Efficeon[en] був 256-бітовим VLIW-проєктом Transmeta другого покоління, в якому використовувався програмний рушій для перетворення коду, написаного для процесорів x86, на рідний набір команд чипа.[2][3]
  • Збільшення розміру слова може прискорити операції довгої арифметики в математичних бібліотеках, які часто використовуються у криптографії.
  • Дослідники з Кембриджського університету використовують 256-бітовий вказівник можливостей, який містить інформацію про можливості та адресацію, у своїй системі можливостей CHERI.[4]

Історія

Процесор «WideWord» (2002 рік) містив систему Data-Intensive Architecture (DIVA), що включала 5-ступеневий конвеєрний 256-бітовий канал обробки даних у пам'яті, разом з регістровим файлом і блоками ALU. Розробка цього проєкту фінансувалася агентством DARPA.[5]

Див. також

Посилання

  1. ↑ Miller, Rich (4 травня 2010). Digital Universe nears a Zettabyte. Data Center Knowledge. Архів оригіналу за 6 May 2010. Процитовано 16 вересня 2010.
  2. ↑ Transmeta Efficeon TM8300 Processor (PDF). Transmeta Corporation. Архів (PDF) оригіналу за 10 February 2019.
  3. ↑ Williams, Martyn (29 травня 2002). Transmeta Unveils Plans for TM8000 Processor. PC World. Архів оригіналу за 14 April 2010. [Архівовано 2010-04-14 у Wayback Machine.]
  4. ↑ Watson, Robert N. M.; Neumann, Peter G.; Woodruff, Jonathan; Anderson, Jonathan; Anderson, Ross; Dave, Nirav; Laurie, Ben; Moore, Simon W.; Murdoch, Steven J. (3 березня 2012). CHERI: a research platform deconflating hardware virtualization and protection (PDF). Unpublished workshop paper for RESoLVE’12, March 3, 2012, London, UK. SRI International Computer Science Laboratory. Архів оригіналу (PDF) за 10 жовтня 2017. Процитовано 24 червня 2019.
  5. ↑ Draper, Jeffrey; Sondeen, Jeff; Chang Woo Kang (October 2002). Implementation of a 256-bit WideWord Processor for the Data-Intensive Architecture (DIVA) Processing-In-Memory (PIM) Chip (PDF). International Solid-State Circuits Conference. Архів (PDF) оригіналу за 29 серпня 2017.