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모바일 DDR (mDDR, Low Power DDR, 간단히 LPDDR)은 이동식 컴퓨터를 위해 개발된 저전력의 DDR SDRAM 인터페이스이다.

LPDDR 세대
	LPDDR1	LPDDR1E	LPDDR2	LPDDR2E	LPDDR3	LPDDR3E	LPDDR4	LPDDR4E
메모리 배열 클럭 (내부 접근 속도)	200 MHz	266.67 MHz	200 MHz	266.67 MHz	200 MHz	266.67 MHz	200 MHz	266.67 MHz
프리페치 크기	2n		4n		8n		16n
I/O 버스 클럭 주파수	200 MHz	266.67 MHz	400 MHz	533.33 MHz	800 MHz	1066.67 MHz	1600 MHz	2133.33 MHz
데이터 전송률 (DDR)	400 MT/s	533.33 MT/s	800 MT/s	1066.67 MT/s	1600 MT/s	2133.33 MT/s	3200 MT/s	4266.67 MT/s
공급 전압	1.8 V		1.2 V, 1.8 V		1.2 V, 1.8 V		1.1 V, 1.8 V
명령어 / 주소 버스	19 비트, SDR		10 비트, DDR		10 비트, DDR		6 비트, SDR

LPDDR

LPDDR (LPDDR2와 구별하기 위해 때때로 LPDDR1로도 불림)은 원래 DDR SDRAM에 총 전력 소모량 절감을 위한 여러 변형을 가한 것이다.

SDRAM에 비해 가장 극명한 변화는 공급 전압이 2.5V에서 1.8V로 낮아진 점이다. 메모리 재충전(DRAM refresh)이 낮은 온도에서 덜 필요한 점을 이용하여 재충전 회수를 온도에 적응시키며, 메모리의 모든 내용을 지우고 "깊은 절전 모드"에 빠질 수 있게 해서 추가적인 전력 소모 절감을 얻는다. 또한 메모리 칩은 작아지고 기판 면적 점유가 줄어든다. 삼성전자와 마이크론은 이 기술의 두 최대 공급자로 애플의 아이패드, 삼성전자의 갤럭시탭과 모토로라의 드로이드 X^[1] 등과 같은 다양한 태블릿 기기에 공급하고 있다.

LPDDR2

새로운 JEDEC 표준 JESD209-2E 은 저전력 DDR 인터페이스에 더 큰 변화를 정의했다. 이것은 DDR1이나 DDR2와는 호환되지 않는 규격이지만 아래와 같은 메모리와 호환된다.:

LPDDR2-S2: 2n prefetch 메모리 (DDR1과 같은 종류),
LPDDR2-S4: 4n prefetch 메모리 (DDR2와 같은 종류), 또는
LPDDR2-N: 비휘발성 (NAND 플래시) 메모리.

저전력 상태는 기본적인 LPDDR와 비슷하며, 일부 메모리 열만 재충전할 수 있는 약간의 기능 추가가 이루어졌다.

타이밍 변수는 LPDDR-200에서 LPDDR-1066까지 정의된다. (즉 동작 클럭은 100에서 533 MHz에 이른다.)

1.2V에서 동작하며 LPDDR2는 동작 배선과 주소 배선을 10비트 더블 데이터 레이트 CA 버스에 통합한다. 명령어는 예비충전과 최대속도전송(Burst) 정지 코드의 재배열을 제외하고 일반적인 SDRAM 명령어와 유사하다.

LPDDR2 명령어 인코딩^[2]
CK	CA0 (RAS)	CA1 (CAS)	CA2 (WE)	CA3	CA4	CA5	CA6	CA7	CA8	CA9	동작
↑	H	H	H	—							NOP
↓	—										NOP
↑	H	H	L	H	H	—					모든 뱅크 사전충전
↓	—										모든 뱅크 사전충전
↑	H	H	L	H	L	—		BA2	BA1	BA0	한 뱅크 사전충전
↓	—										한 뱅크 사전충전
↑	H	H	L	H	A30	A31	A32	BA2	BA1	BA0	사전활성화 (LPDDR2-N only)
↓	A20	A21	A22	A23	A24	A25	A26	A27	A28	A29	사전활성화 (LPDDR2-N only)
↑	H	H	L	L	—						최고속도전송 종료
↓	—										최고속도전송 종료
↑	H	L	H	예약됨		C1	C2	BA2	BA1	BA0	읽기 (AP=자동 사전충전)
↓	AP	C3	C4	C5	C6	C7	C8	C9	C10	C11	읽기 (AP=자동 사전충전)
↑	H	L	L	예약됨		C1	C2	BA2	BA1	BA0	쓰기 (AP=자동 사전충전)
↓	AP	C3	C4	C5	C6	C7	C8	C9	C10	C11	쓰기 (AP=자동 사전충전)
↑	L	H	R8	R9	R10	R11	R12	BA2	BA1	BA0	활성 (R0–14=행 주소)
↓	R0	R1	R2	R3	R4	R5	R6	R7	R13	R14	활성 (R0–14=행 주소)
↑	L	H	A15	A16	A17	A18	A19	BA2	BA1	BA0	활성화 (LPDDR2-N only)
↓	A5	A6	A7	A8	A9	A10	A11	A12	A13	A14	활성화 (LPDDR2-N only)
↑	L	L	H	H	—						모든 뱅크 재충전 (LPDDR2-Sx only)
↓	—										모든 뱅크 재충전 (LPDDR2-Sx only)
↑	L	L	H	L	—						한 뱅크 재충전 (Round-robin addressing)
↓	—										한 뱅크 재충전 (Round-robin addressing)
↑	L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5	Mode register read (MA0–7=Address)
↓	MA6	MA7	—								Mode register read (MA0–7=Address)
↑	L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA5	Mode register write (OP0–7=Data)
↓	MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7	Mode register write (OP0–7=Data)

행 주소 비트 C0는 절대 전송되지 않으며 0으로 취급된다. 최고 속도 전송 (Burst transfer)은 항상 짝수 주소에서 시작한다.

상태 레지스터들은 옛날의 SDRAM과 비교해서 크게 확장되어 8비트 주소 공간을 가지며 이전의 주소를 읽어낼 수 있는 능력을 가진다. 이 레지스터들은 SPD EEPROM보다 작으면서도 그것이 불필요할 만큼 충분한 정보를 포함한다.

S2 장치들은 4기가비트보다 작고 S4 장치들은 1기가비트보다 작은 단 4개의 뱅크를 가진다. 이것들은 BA2 신호를 무시하며 뱅크 개별의 재충전을 지원하지 않는다.

비휘발성 메모리 장치는 재충전 명령이 필요하지 않으므로 사용하지 않으며, 사전충전 명령을 A20이상의 주소 비트를 전송하는 데 이용한다. 낮은 순위 비트(A19이하)들은 뒤이은 활성 명령에 의해서 전송된다. 이 경우 메모리 배열에서 선택된 행은 그것들이 읽기 명령에 의해 읽을 수 있는 4 또는 8 행 데이터 버퍼(BA비트로 선택된)로 전송한다. DRAM과는 달리 뱅크 주소 비트는 메모리 주소의 일부가 아니며 어떤 주소든 모든 행 데이터 버퍼로 전송가능하다. 행 데이터 버퍼는 메모리 종류에 따라 32에서 4096바이트의 길이를 가진다. 32바이트보다 큰 행은 활성화 명령시 몇몇 낮은 순위의 주소비트를 무시한다. 4096바이트보다 작은 행은 읽기 명령시 몇몇 높은 순위의 데이터 비트를 무시한다.

비휘발성 메모리는 열 데이터 버퍼의 쓰기 명령어를 지원하지 않는다. 대신 특수 주소 구역의 순차적인 제어 레지스터가 읽기/쓰기 명령어를 지원하며 이것으로 메모리 열의 삭제와 프로그램이 가능하다.

LPDDR3

2012년 5월에, JEDEC은 JESD209-3 저전력 메모리 장치 표준을 공개했다. LPDDR2와 비교하여 LPDDR3는 더 높은 데이터 속도, 확장된 대역폭, 향상된 전력 효율과 기억 장치 밀도를 제공한다. 확장된 대역폭은 채널당 6.4GBps, 듀얼 채널 구성으로 최대 12.8GBps 에 달한다. LPDDR3는 POP또는 개별 패키징 형식을 지원하여 다양한 활용이 가능하다. LPDDR3는 LPDDR2의 전력효율적 특징과 신호 인터페이스를 여전히 포함하면서 빠른 클럭의 시작/종료와 저전력 자가 재충전, 지능적 배열 관리, 무중단 신호 배선들을 지원한다. LPDDR3는 개발중인 스마트폰과 태블릿 기기에 요구되는 높은 대역폭을 만족하기 위해 개발되었다.현재 삼성 갤럭시 노트 3, 삼성 갤럭시 S5, LG G3, 아이폰6, 아이폰6+등에 장착되었다.

LPDDR4

2012년 3월 14일, JEDEC은 미래의 모바일 기기의 요구 사항이 LPDDR4와 같은 새로운 표준을 어떻게 이끌어 낼지 탐구하기위한 회의를 주최했다. 이후 삼성전자는 2013년 12월 30일 핀 당 3,200 Mbit/s의 속도로 데이터를 전송할 수 있는 최초의 20nm급 8기비비트 (1 GiB) LPDDR4를 개발하여 가장 빠른 LPDDR3보다 50% 더 높은 성능을 제공하며 1.1V에서 40 %나 적은 에너지 소모를 구현했다.

2014년 8월 25일, JEDEC는 JESD209-4 LPDDR4 저전력 메모리 표준을 발표했다.

LPDDR3에서의 변경 사항은 다음과 같다.

I/O 표준을 저전압 스윙 터미네이션 로직(LVSTL)으로 변경하는 것을 포함하여 인터페이스 속도와 수많은 전기적 변화를 두 배로 늘림
내부 프리 페치 크기와 최소 전송 크기를 배로 늘림
10비트 DDR 명령/주소 버스에서 6비트 SDR 버스로 변경
싱글 32비트 폭의 버스에서 두 개의 독립적 인 16비트 폭 버스로 변경
셀프 리프레시는 CKE 라인에 의해 제어되는 것이 아니라 전용 명령에 의해 가능

이 표준은 두 개의 독립적 인 16비트 액세스 채널을 포함하는 SDRAM 패키지를 정의한다. 각 채널은 패키지 당 최대 2개의 다이에 연결된다. 각 채널의 데이터 폭은 16비트이며 자체 제어/주소 핀을 가지고 있으며 DRAM의 8개 뱅크에 대한 액세스를 허용한다. 따라서 패키지는 세 가지 방법으로 연결될 수 있다.

데이터 라인 및 컨트롤은 16 비트 데이터 버스에 병렬로 연결되며 칩 선택 만 채널별로 독립적으로 연결된다.
칩 선택을 포함하여 32 비트 폭의 데이터 버스와 제어 라인을 병렬로 연결한다.
두 개의 독립적인 16비트 폭의 데이터 버스

각 다이는 각 채널에 따라서 4, 6, 8, 12 또는 16 기가비트의 메모리를 제공한다. 따라서 각 뱅크의 크기는 디바이스의 16분의 1이다. 이것은 16384비트 (2048 바이트) 행 중에서 적절한 수 (16 Ki ~ 64 Ki)으로 구성된다. 24 및 32 기가비트 확장이 계획되어 있지만 행 수, 너비 또는 뱅크 수를 늘려야할지 여부는 아직 결정되지 않았다. 이중 너비 (4 개 채널)와 채널당 최대 4개의 다이 (패키지 당 총 8개)를 제공하는 더 큰 패키지도 정의된다. 데이터는 16 또는 32 전송 (256 또는 512 비트, 32 또는 64 바이트, 8 또는 16 사이클 DDR)의 버스트로 액세스된다. 버스트는 64비트의 경계선에서 시작되어야 한다. 클럭 주파수가 높고 이전 버스트 표준보다 긴 버스트 길이가 길기 때문에 명령/주소 버스가 병목 현상을 일으키지 않고 제어 신호를 더 다중화 할 수 있다. LPDDR4는 제어 및 주소 라인을 6 비트 단일 데이터 속도 CA 버스로 멀티플렉싱한다. 명령은 2 클럭 사이클을 필요로하며, 주소를 인코딩하는 동작 (예: 활성화, 읽기 또는 쓰기)에는 두 개의 명령이 필요하다. 예를 들어, 대기상태의 칩에서 읽기를 요청하려면 8개의 클럭 사이클 (활성 - 1, 활성화 - 2, 읽기, CAS-2)을 취하는 4개의 명령이 필요하다. 칩 선택 라인 (CS)은 액티브 하이이다. 첫 번째 명령 사이클은 칩 선택이 높게 설정되며, 두 번째 사이클은 낮게 설정된다.

LPDDR4 명령어 인코딩^[3]
CA5	CA4	CA3	CA2	CA1	CA0	CA5	CA4	CA3	CA2	CA1	CA0	작업
첫 사이클 (CS=H)						두번째 사이클 (CS=L)						작업
L	L	L	L	L	L	—						작업 없음
H	L	L	L	L	L	0	OP4	OP3	OP2	OP1	1	다목적 명령
AB	H	L	L	L	L	—			BA2	BA1	BA0	사전 재충전 (AB=모든 뱅크)
AB	L	H	L	L	L	—			BA2	BA1	BA0	활성화 (AB=모든 뱅크)
—	H	H	L	L	L	—						자기 활성화 입력
BL	L	L	H	L	L	AP	C9	—	BA2	BA1	BA0	쓰기-1 (+CAS-2)
—	H	L	H	L	L	—						자기 활성화 종료
0	L	H	H	L	L	AP	C9	—	BA2	BA1	BA0	숨긴 쓰기-1 (+CAS-2)
—	H	H	H	L	L	—						리저브드
BL	L	L	L	H	L	AP	C9	—	BA2	BA1	BA0	읽기-1 (+CAS-2)
C8	H	L	L	H	L	C7	C6	C5	C4	C3	C2	CAS-2
—		H	L	H	L	—						리저브드
OP7	L	L	H	H	L	MA5	MA4	MA3	MA2	MA1	MA0	모드 레지스터 쓰기-1 & -2 MA=주소, OP=데이타
OP6	H	L	H	H	L	OP5	OP4	OP3	OP2	OP1	OP0	모드 레지스터 쓰기-1 & -2 MA=주소, OP=데이타
—	L	H	H	H	L	MA5	MA4	MA3	MA2	MA1	MA0	모드 레지스터 읽기 (+CAS-2)
—	H	H	H	H	L	—						리저브드
R15	R14	R13	R12	L	H	R11	R10	—	BA2	BA1	BA0	실행-1 & -2
R9	R8	R7	R6	H	H	R5	R4	R3	R2	R1	R0	실행-1 & -2

LPDDR4X

삼성전자는 2016년, LPDDR4X라 불리는 모바일 기기용으로 개량된 LPDDR4를 제안했다. 기존의 LPDDR4와는 동일하지만, I/O전압 (Vddq)을 1.1V가 아닌 0.6V으로 줄임으로써 전력소모를 기본의 LPDDR4보다 줄이는데 성공했다. 2017년 1월 9일에는 SK하이닉스가 8과 6GiB LPDDR4X 패키지를 발표했다. JEDEC는 2017년 3월 8일 LPDDR4X 표준을 발표했다. 저전력 메모리 디바이스 표준을 업데이트한 JEDEC은 저전압을 제외하고도 더 작은 크기의 디바이스에 맞게, 싱글 채널 다이 옵션을 포함하고있다. 새로운 기능으로 MCP, PoP 및 IoT 패키지에서 최고 4266Mbps 속도에 대한 추가 정의 및 타이밍 개선을 제공한다.

미래 규격

JEDEC 소위원회 JC-42.6은 LPDDR2의 후계자를 개발하고 있다. JC-42.6에서는 다음과 같은 두 규격을 다루고 있다.^[4]

WideIO

WideIO 또한 현재 JC-42.6에서 개발되고 있다. 시스템의 집적도를 높이고자 하는 산업계의 요구를 충족하기 위한 돌파구가 될 기술으로 스마트폰, 태블릿, 휴대용 게임 콘솔과 같은 고성능 모바일 기기의 성능, 대역폭, 지연시간, 전력과 부피에 엄청난 향상을 가능하게 한다. WideIO 모바일 DRAM 메모리는 칩 수준의 3차원 집적 기술인 TSV 내부연결을 사용하여 메모리칩을 직접 SoC에 연결한다. 3차원 집적 기술은 회로 면적에 제한받는 고전적인 연결방식에 비해 엄청나게 많은 IO핀을 제공하며 이를 활용하여 성능을 높이는 기술이다. WideIO는 3D게이밍, HD비디오와 같은 12.8GBps(LPDDR3 듀얼채널 구성)을 넘어서는 메모리 대역폭을 요구하는 응용 프로그램에 적합한 기술이다.