Sea-of-Gates

Aufbau eines Mikrochips in Sea-of-Gates-Technik.

Mit dem englischsprachigen Begriff Sea-of-Gates bezeichnet man eine Technologie zum Entwurf integrierter Schaltungen. Es handelt sich um eine Weiterentwicklung der Gate-Arrays.[1] Wie mit einem Gate-Array, kann auch mit einem Sea-of-Gates-Chip ein integrierter Schaltkreis (IC, Mikrochip) oder eine anwendungsspezifische integrierte Schaltung realisiert werden. Der Vorteil eines Sea-of-Gates gegenüber einem Full-custom- oder Semi-custom-Mikrochip liegt in den geringeren Investitionskosten.

Aufbau

Wie bei Gate-Arrays sind auf dem sogenannten Master eine Vielzahl von mikroelektronischen Bauelementen, hauptsächlich Transistoren, untergebracht, die durch den Chipdesigner mittels elektrischer Leitungen (dünne metallische Leiterbahnen) zur gewünschten Funktion verschaltet werden können. Dabei sind die Bauelemente in ihren Dimensionen und Eigenschaften fest vorgegeben und nur die Leiterbahnebenen können durch den Designer des Mikrochips vorgegeben werden.[2]

Von den Gate-Arrays unterscheiden sich Sea-of-Gates durch eine höhere Transistordichte. Der komplette Master ist mit Transistoren gefüllt, die von konfigurierbaren Anschlusspads umgeben sind. Es existieren keine Verdrahtungskanäle wie beim Gate-Array.[3] Die höhere Bauteildichte wurde durch die Einführung mehrerer Verdrahtungsebenen zu Beginn der 1990er Jahre ermöglicht.[4] Mit mehr Metallebenen wurde es möglich die Verdrahtung über den Transistoren zu realisieren anstatt neben den Transistoren. Dadurch konnten die dedizierten Routingressourcen der Gate-Arrays entfallen und die Chipfläche für weitere Transistoren verwendet werden. Die Sea-of-Gate-Technik bietet dadurch eine bessere Ausnutzung der Chipfläche und eignet sich daher auch für reguläre sich wiederholende Strukturen, wie ROMs oder RAMs.[4]

Auf dem Master befinden sich lange Zeilen bestehend aus den Diffusionsgebieten für die Transistoren, über denen sich in periodischen Abständen Gates für die NMOS- und PMOS-Transistoren befinden. Das Problem bei dieser Anordnung besteht in der fehlenden Isolation nebeneinander liegender Transistoren. Verschiedene Transistoren werden durch sogenannte separation gates (englisch) voneinander getrennt. Dazu legt man das separation gate für NMOS-Transistoren auf Masse (0 Volt) und für PMOS-Transistoren auf die Versorgungsspannung, wodurch sowohl der NMOS- als auch der PMOS-Transistor sperren.[2]

Die Verbindung der Elemente erfolgt bis auf Einzelfälle, wie z. B. IO-Zellen mit besonderen Funktionen, weitgehend automatisiert mithilfe einer Erzeugersoftware, die eine Schaltkreisbeschreibung auf der Basis einer Netzliste analysiert und umsetzt. Auf dieser Grundlage werden dann die Belichtungsmasken für die Verdrahtungsebenen erstellt und auf die vom Kunden bestellten Wafer angewendet.

Einzelnachweise

  1. ↑ Naveed A. Sherwani: Algorithms for VLSI Physical Design Automation. Springer, 1998, ISBN 0-7923-8393-1, S. 25.
  2. ↑ a b Hubert Kaeslin: Digital Integrated Circuit Design From VLSI Architectures to CMOS Fabrication. Cambridge University Press, Cambridge 2008, ISBN 978-0-521-88267-5, S. 559.
  3. ↑ Ekbert Hering, Klaus Bressler, Jürgen Gutekunst: Elektronik für Ingenieure und Naturwissenschaftler. Springer, Berlin 2005, ISBN 3-540-24309-7, S. 541.
  4. ↑ a b Hubert Kaeslin: Digital Integrated Circuit Design From VLSI Architectures to CMOS Fabrication. Cambridge University Press, Cambridge 2008, ISBN 978-0-521-88267-5, S. 8.