Unter 3D-Integration versteht man in der Elektronik eine integrierte Schaltung (IC, Chip), bei der die aktiven elektronischen Komponenten sowohl horizontal als auch vertikal in zwei oder mehr Schichten integriert sind, d. h. zu einem einzigen dreidimensional-integrierten Schaltkreis (3D-IC) verbunden. Vertikale Verbindungen zwischen verschiedenen aktiven Ebenen werden dabei durch Silizium-Durchkontaktierungen (engl. Through-Silicon Vias) ermöglicht.

In der Halbleiterindustrie wird die 3D-Integration als erfolgversprechender Weg gehandelt, den Trend kompakterer und leistungsstärkerer elektronischer Geräte fortzusetzen („More than Moore“); dabei werden verschiedene Ansätze verfolgt.

3D-Packaging (engl. 3D packaging) spart Platz durch das Stapeln einzelner Chips in einem einzigen Gehäuse. Bei dieser auch als System-in-Package (SiP) oder Chip-Stack-Multi-Chip-Module bekannten Technik werden die einzelnen ICs nicht in einem einzigen Schaltkreis integriert: sie kommunizieren weiterhin außerhalb des Chips über elektrische Signale, genauso als wenn sie in unterschiedlichen Gehäusen auf eine Leiterplatte montiert wären.

Dagegen wirkt ein 3D-IC wie ein einzelner IC: alle Komponenten auf allen Chip-Ebenen kommunizieren innerhalb des 3D-ICs miteinander, je nachdem wie er entworfen wurde sowohl horizontal als auch vertikal. Ein 3D-IC verhält sich daher zu einem 3D-Packaging ähnlich wie ein System-on-a-Chip zu einer Leiterplatte.

Die elektronischen Komponenten und ihre Verbindungen (die Verdrahtung) werden schichtweise auf einem einzigen Halbleiter-Substrat (Wafer) aufgebracht, dieses wird anschließend in einzelne Chips zerteilt. Da es nur ein einziges Substrat gibt, besteht keine Notwendigkeit für die Ausrichtung, das Bonden oder die Durchkontaktierung einzelner Chips. Anwendungen^[1] dieser Methode sind derzeit noch begrenzt, weil die Herstellung normaler Transistoren recht hohe Prozesstemperaturen benötigt, dadurch könnten bereits gefertigte elektrische Leitungen zerstört oder beschädigt werden. Die monolithische 3D-IC-Technik wurde u. a. an der Stanford University im Rahmen eines DARPA-geförderten Spende erforscht.

Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten (Wafern) aufgebaut, die dann ausgerichtet und gebondet werden. Zum Abschluss werden die gebondeten Wafer in die 3D-ICs vereinzelt. Die Wafer können vor oder nach dem Bonden abgedünnt werden. Vertikale elektrische Verbindung (Durchkontaktierungen) können ebenfalls vor dem Bonden in die Chips eingebracht oder nach der Herstellung des Stapels hergestellt werden. Diese Silizium-Durchkontaktierungen können einzelne oder mehrere Substrate durchlaufen und aktive Schichten miteinander oder mit einem externen Bondpad verbinden.

Vorteil dieser Methode ist der verhältnismäßig geringe Arbeitsaufwand, da alle ICs auf den Substraten parallel miteinander verbunden werden.

Nachteil der Wafer-on-Wafer-Methode ist, dass sie die Ausbeute stark reduzieren kann, denn wenn nur einer von n Teilchips in einem 3D-IC defekt ist, wird der gesamte 3D-IC defekt; einzelne Bondingfehler können sogar alle 3D-IC unbrauchbar machen. Darüber hinaus müssen die zu verbindenden Wafer gleich groß sein; die Wafer vieler exotischer Materialien (z. B. III-V-Halbleiter) sind jedoch deutlich kleiner (in der Regel max. 100 mm) als Silizium-Wafer für CMOS-Logik oder DRAM (typischerweise 300 mm). Das macht solche heterogenen 3D-Integrationen schwierig bis unmöglich.

Die elektronischen Bauelemente werden auf zwei unterschiedlichen Halbleiter-Substraten aufgebaut. Eines dieser Substrate wird in seine Chips vereinzelt. Anschließend werden die Einzelchips an den Chips des anderen Substrats ausgerichtet und gebondet. Wie bei der Wafer-on-Wafer-Technik können die Abdünnung der Wafer und die Herstellung der Durchkontaktierungen entweder vor oder nach dem Bonden durchgeführt werden. Des Weiteren können vor der abschließenden Vereinzelung der 3D-ICs auch zusätzliche Chips in den Stapel integriert werden.

Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten aufgebaut, die Teilchips anschließend vereinzelt, aufeinander ausgerichtet und gebondet. Die Abdünnung der Teilchips und die Erzeugung von Durchkontaktierungen können wiederum vor oder nach dem Bonden erfolgen.

Ein großer Vorteil dieser Methode ist, dass jeder Teilchip zunächst für sich getestet werden kann, so dass fehlerhafte Komponenten frühzeitig entdeckt und aussortiert werden können. Auf diesem Weg kann besser verhindert werden, dass ein einzelner fehlerhafter Chip die Funktion des fertigen 3D-ICs verhindert.^[2]

Darüber hinaus kann jeder Teilchip des 3D-ICs vorher charakterisiert werden, so dass sie hinsichtlich des Stromverbrauches und der Leistung optimal gemischt und aufeinander abgestimmt werden können, z. B. für mobile Anwendung mit besonders geringem Stromverbrauch.

Die traditionelle Skalierung von Halbleiter-Chips verbessert auch die Signallaufzeit. Allerdings ist die weitere Skalierung von aktuellen Fertigungs- und Chip-Design-Technologien schwieriger geworden, zum einen wegen der Einschränkungen bezüglich der maximalen Leistungsdichte und, zum anderen, da die elektrischen Verbindungen, anders als die Transistoren, selbst nicht schneller geworden sind. Aus diesem Grund wurden 3D-integrierte Schaltungen vorgeschlagen, um die Herausforderungen bei der weiteren Skalierung durch das Stapeln von herkömmlichen 2D-integrierten Schaltungen und verbinden in der dritten Dimension zu meistern.^[3] Dies verspricht eine Beschleunigung der Kommunikation im Vergleich zu einer planaren Anordnung.^[4] Mit 3D-ICs werden viele wichtige Vorteile verbunden, darunter:

• geringere Grundfläche: Bei 3D-ICs passen mehr funktionelle Komponenten auf eine geringere Fläche des Bauelementeträgers, z. B. auf der Leiterplatte. Dies ermöglicht neue Generationen kleiner aber leistungsstarker Geräte.
• geringere Kosten: Die Die-Größe und die erreichbare minimale Defektdichte begrenzen die theoretisch maximal erreichbare Ausbeute von integrierten Schaltungen. Daher kann die Aufteilung größerer 2D-ICs in mehrere kleinere Teilchips und deren Stapelung in 3D-ICs die Ausbeute erhöhen und so die Herstellungskosten senken. Dies gilt vor allem wenn die Teilchips vor dem Bonden einzeln auf ihre Funktion getestet wurden.^[5][6] Der Kostenvorteil gilt daher weniger für die Wafer-on-Wafer-Methode.
• heterogene Integration: 3D-ICs bieten die Möglichkeit, Teilchips unterschiedlicher Fertigungsprozesse zu integrieren. Dadurch wird es möglich, die Herstellung der einzelnen Komponenten zu einem viel höheren Grad zu optimieren, als wenn sie gemeinsam auf einem Chip hergestellt werden. Darüber hinaus ist damit gemeint, dass man Komponenten unterschiedlicher und inkompatibler Herstellungstechniken in einem 3D-IC zusammenfügen kann.^[7]
• Kürzere Signalwege und geringere Leistungsaufnahme: Die Verringerung der Leistungsaufnahme führt allgemein zu einer Erhöhung der Batterielaufzeit. Des Weiteren wird dadurch aber auch weniger Abwärme erzeugt, dies führt zu geringen Anforderungen an die Kühlung und ermöglicht wiederum kleinere Geräte. Zu bedenken ist jedoch, dass durch die Stapelung der Wärmeabtransport tendenziell schlechter wird, so dass bei 3D-ICs die Leistungsaufnahme allgemein geringer werden muss und dem Auftreten von lokalen Wärmezentren generell mehr Beachtung geschenkt werden sollte. Neben der allgemeinen Reduzierung von Versorgungsspannungen bei der Skalierung, wird bei 3D-Ics eine geringere Leistungsaufnahme durch kürzere Signalwege erreicht. So kann sich die Leistungsaufnahme für Signale, die nun auf dem Chip verbleiben, um eine Faktor 10–100 verringert werden.^[8] Kürzere elektrische Verbindungen reduzieren ebenfalls die benötigte Leistungsaufnahme, da hierbei weniger parasitäre Kapazitäten auftreten.^[9]
• Design/Aufbau: Die Nutzung einer zusätzlichen Dimension ermöglicht eine höhere Ordnung in der Verbindungsfähigkeit der Komponenten und so neue Möglichkeiten im Aufbau bzw. Design.
• Bandbreite: Die 3D-Integration erlaubt eine große Anzahl von vertikalen Verbindungen zwischen den einzelnen Chip-Ebenen. Dies ermöglicht die Herstellung von breitbandigen Datenbussen zwischen funktionellen Blöcken in unterschiedlichen Ebenen. Ein typisches Beispiel hierfür wäre ein Stapel aus Prozessor und Speicher, bei dem der Cache-Speicher über den Prozessor platziert wird. Diese Anordnung erlaubt Busse mit viel größerer Bandbreite als derzeit typische Busse mit 128 oder 256 Bit.^[10] Große Busse wiederum lindern das Memory-Wall-Problem,^[11] das heißt, den Umstand, dass heutige Prozessoren häufig auf Speicherzugriffe warten müssen und so ihre eigentlich Leistungsfähigkeit nicht ausnutzen können.

Da diese Technik neu ist, hat sie auch neue Herausforderungen zu überwinden, darunter:

1. Ausbeute: Jeder zusätzliche Fertigungsschritt erhöht das Risiko für zusätzliche Defekte. Damit 3D-ICs trotz der tendenziell höheren Defektrate kommerziell erfolgreich umgesetzt werden, könnten Defekte geduldet oder repariert/ausgebessert werden. Insgesamt muss aber wie bei jeder Technik die Defektdichte verringert werden, damit sich der Einsatz kommerziell lohnt.^[12]
2. Wärmeentwicklung und -abfuhr: Die im Chip entstehende Verlustwärme muss innerhalb des Stapels abgeführt werden. Speziell thermische Hotspots müssen genauer beachtet werden.
3. Design-Komplexität: Die Ausnutzung aller Vorteile der 3D-Integration erfordert anspruchsvolle Design-Techniken und neue CAD-Tools.^[13]
4. TSV-verursachter Overhead: Im Vergleich zu Gate-Strukturen sind TSVs groß und beeinflussen das Schaltungslayout. Beim 45-nm-Technologieknoten nimmt ein TSV ungefähr die Fläche von 10 µm² ein, was der Fläche von ca. 50 Gate-Strukturen entspricht.^[14] Darüber hinaus wird für die Fertigung zusätzlicher Platz für den Platzierungsbereich und darum liegende Sperrzonen für andere IC-Bestandteile benötigt, die den Platzbedarf von TSVs nochmals erhöhen. Abhängig von der gewählten Technologie blockieren TSVs einen Teil der Layout-Ressourcen.^[14] Bei Via-first-TSVs werden vor der Metallisierung gefertigt, so besetzen sie die Transistorebene und führen zu Platzierungshemmnissen. Im Gegensatz dazu werden bei Via-last-TSVs die TSVs nach der Metallisierung hergestellt und gehen durch den Chip. Damit belegen sie sowohl die Transistor- als auch die Metallisierungsebenen, was zu Platzierung- und Routing-Hindernissen führt. Während der Einsatz von TSVs allgemein damit verbunden wird, die Signalleitungslänge zu reduzieren, hängt dies in der Realität von der Anzahl der TSVs und deren Eigenschaften ab.^[14] Außerdem wirkt sich die Granularität der Blockaufteilung auf die Teilchips auf die Leitungslänge aus. Sie nimmt in der Regel für gemäßigte (Blöcke mit 20 bis 100 Modulen) und grobe (Block-Level-Aufteilung) Granularitäten ab, erhöht sich aber für feine (Gate-Level-Aufteilung) Granularitäten.^[14]
5. Prüfung der Schaltung: Um eine hohe Gesamtausbeute zu erzielen und Kosten zu senken, sind getrennte Prüfungen der unabhängigen Teilchips unerlässlich.^[15][16] Allerdings bringt die enge Integration zwischen benachbarten aktiven Schichten in einem 3D-IC eine erhebliche Menge an Signalverbindungen zwischen den verschiedenen Teilen des gleichen Stromkreismoduls, das auf verschiedene Teilchips aufgeteilt wurde, mit sich. Abgesehen von dem durch die benötigten Durchkontaktierungen eingeführten, massiven Overhead können die Teile eines solchen Moduls, z. B. ein Multiplikator, nicht unabhängig von konventionellen Techniken getestet werden. Dies gilt insbesondere für zeitkritische Pfade.
6. Fehlende Standards: Derzeit gibt es nur wenige Standards für TSV-basierte 3D-IC-Designs, deren Herstellung und Verpackung, auch wenn diese Fragen bereits angegangen werden.^[17][18] Darüber hinaus gibt es viele Integrationsmöglichkeiten, die derzeit erforscht werden, z. B. die Ansätze^[19] via-last (TSV-Herstellung nach den Metallisierungsebenen), via-first (TSV-Herstellung vor der Metallisierung) und via-middle (Herstellung parallel zu Metallisierung), Interposer,^[20] Direct-Bonding etc.
7. Lieferkette bei der heterogenen Integration: Bei heterogen integrierten Systemen ist die Lieferverzögerung eines Bauteils von einem mehrerer Bauteilezulieferer maßgebend für die Verzögerungen des gesamten Produkts, und so verzögern sich die Einnahmen für jeden der beteiligten Zulieferer für den 3D-IC.

Je nach der Aufteilung der Funktionsblöcke auf die einzelnen Teilchips können zwei Design-Methoden unterschieden werden. Die Gate-Level-Integration ist hierbei mit vielfältigen Herausforderungen konfrontiert und erscheint derzeit (2024) weniger praktisch als die Block-Level-Integration.^[21][22]

Bei Integration der Schaltung auf Gate- bzw. Transistor-Ebene werden die Standardzellen (Funktionsblöcke) auf mehrere Teilchips aufgeteilt. Diese Integrationsvariante verspricht eine Verkürzung der Leitungswege und große Flexibilität.

Der Vorteil kürzerer Leitungswege kommt jedoch nur zum Tragen, wenn die Teilfunktionsblöcke eine bestimmte Größe nicht unterschreiten. Denn auf der anderen Seite steht die hohe Anzahl notwendiger Durchkontaktierungen für die Verbindungen zwischen den Teilchips. Eine hohe Anzahl von Durchkontaktierungen nimmt teure Chipfläche in Anspruch und erhöht die Komplexität des Designs. Die Gate-Level-Integration erfordert 3D-Place-and-Route-Software, die derzeit noch nicht verfügbar ist.^[22]

Des Weiteren impliziert die Aufteilung eines Funktionsblocks auf mehrere Teilchips, dass die Blöcke vor dem Zusammenfügen des 3D-ICs nicht vollständig getestet werden können. So kann der Ausfall eines Bereiches auf einen Teilchip den Ausfall des ganzen 3D-ICs und damit mehrere guter Teilchips verursachen, womit die Ausbeute weiter sinkt.

Darüber hinaus verstärkt diese Methode auch den Einfluss von Prozessvariationen, insbesondere Variation zwischen Teilchips. Daher kann bei einem 3D-Layout die Ausbeute geringer ausfallen als bei einem 2D-IC der gleichen Schaltung.^[23]

Weiterhin erzwingt die Gate-Level-Integration eine Neugestaltung vorhandener Designs, da vor allem bestehende IP-Cores und EDA-Software derzeit nicht für die 3D-Integration bereitstehen.

Bei dieser Methode werden nur vollständige Funktionsblöcke auf die Einzelchips verteilt. Die Funktionsblöcke beinhalten zumeist den Großteil des Leiterbahnnetzes und sind über eine geringe Anzahl „globaler“ Verbindungen miteinander verknüpft. Darum verspricht die Block-Level-Integration weniger überzählige Durchkontaktierungen.

Anspruchsvolle 3D-Systeme, in denen heterogene Einzelchips miteinander kombiniert werden, erfordern unterschiedliche Herstellungsprozesse an unterschiedlichen Technologieknoten für schnelle oder stromsparende Logik, verschiedene Speichertypen, Analog- und HF-Schaltungen etc. Daher scheint die Block-Level-Integration, die getrennte und optimierte Fertigungsverfahren ermöglicht, entscheidend für den Erfolg einer 3D-Integration.

Darüber hinaus kann diese Technik den Übergang von aktuellen 2D- auf 3D-IC-Design erleichtern. Denn grundsätzlich sind 3D-fähige Softwarewerkzeuge nur für die Aufteilung der Funktionsblöcke auf die Einzelchips und für die thermische Analyse notwendig.^[24] Die jeweiligen Einzelchips können dagegen mit vorhanden (ggf. angepassten) 2D-Werkzeugen und -Blöcken entwickelt werden.

Dem kommt auch zugute, dass zuverlässige 2D-IP-Cores breit verfügbar sind, da es einfacher ist, sie zu verwenden und die obligatorischen Durchkontaktierungen in den freien Raum zwischen den Blöcken zu platzieren, als die IP-Blöcke neuzugestalten und darin Durchkontaktierungen einzubetten.^[21]

Bereiche, die allein zur (Nach-)Prüfbarkeit entworfen wurden, sind ein wesentlicher Bestandteil der IP-Blöcke und können daher verwendet werden, um Prüfungen an 3D-Schaltungen zu erleichtern.

Außerdem können viele kritische Pfade in die 2D-Blöcke eingebaut werden; dies begrenzt die Auswirkungen auf die Ausbeute durch Variationen bei der Herstellung der Durchkontaktierungen und zwischen den Einzelchips.

Bereits im Jahr 2004 präsentierte Intel eine 3D-Version seiner Pentium-4-CPU.^[25] Der gestapelte Chip wurde aus zwei Einzelchips gefertigt, bei denen jeweils die Seiten mit den aktiven Komponenten zueinander gewandt und verbunden wurden, was eine dichte Via-Struktur erlaubt. Durchkontaktierungen zur Rückseite der Einzelchips wurden für die externen Signalverbindung und die Stromversorgung genutzt. Für den Anordnungs- und Verdrahtungsplan in 3D ordneten die Designer die Funktionsblöcke jedes Chips mit dem Ziel zur Leistungsreduzierung und Leistungsverbesserung manuell an. Die Aufteilung großer und Hochleistungs-Blöcke sowie eine sorgfältige Neuanordnung erlaubt es, thermische Hotspots zu begrenzen. Das 3D-Design ermöglichte im Vergleich zu den 2D-Pentium-4 einer Leistungssteigerung um 15 % (wegen entfernter Pipeline-Stufen) und Energieeinsparung um ebenfalls 15 % (wegen entfernter Repeater und reduziertem Verdrahtungsaufwand).

Der Teraflop-Forschungs-Chip wurde im Jahr 2007 von Intel eingeführt und ist ein experimentelles 80-Kern-Design mit gestapelten Speichereinheiten. Aufgrund der hohen Nachfrage nach Speicherbandbreite würde ein traditioneller IO-Ansatz 10 bis 25 W benötigen.^[15] Um eine Verbesserung zu erreichen, haben die Intel-Designer einen auf der Silizium-Durchkontaktierung basierten Speicherbus implementiert. Jeder Kern ist dabei mit einer Speicherebene des SRAM-Chips über eine 12-GB/s-Verbindung angebunden. Es ergibt sich eine Bandbreite von insgesamt 1 TB/s, die nur 2,2 W benötigt.

Eine eher akademische Implementierung eines 3D-Prozessors wurde im Jahr 2008 von Mitarbeitern bzw. Studenten um Professor Eby Friedman an der University of Rochester präsentiert. Der Schaltkreis läuft mit einer Taktfrequenz von 1,4 GHz und war für eine optimierte vertikale Verarbeitung zwischen den gestapelten Chips ausgelegt, die dem 3D-Prozessor Fähigkeiten geben sollte, die ein traditioneller Schaltkreis in einer Ebene nicht erreichen konnte.^[26] Eine Herausforderung bei der Herstellung des dreidimensionalen Schaltkreises war, dass alle Ebenen harmonisch und ungestört arbeiteten, ohne dass sich Informationen, die zwischen den einzelnen Ebenen ausgetauscht werden, gegenseitig stören.^[27]

IntSim^[28] ist ein Open-Source-CAD-Programm, mit dem 2D- und 3D-ICs simuliert werden können. Es lässt sich ebenfalls nutzen, um die Leistung,^[29] Größe, Anzahl der Verdrahtungsebenen und die optimale Größe der Verdrahtungsebenen von 2D/3D-Chips basierend auf unterschiedlichen Techniken und Entwurfsparametern vorherzusagen. Nutzer können ebenfalls Skalierungstrends studieren und das Programm für die Optimierung ihrer Chip-Designs anwenden.

Diverses

• Philip Garrou, Christopher Bower, Peter Ramm: Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits. Vol. 1 and Vol. 2, Wiley-VCH, Weinheim 2008, ISBN 978-3-527-32034-9.
• Yuan Xie, Jason Cong, Sachin Sapatnekar: Three-Dimensional Integrated Circuit Design: EDA, Design And Microarchitectures. Springer, 2009, ISBN 978-1-4419-0783-7.
• Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications White Paper
• Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package White Paper.
• Peter Ramm, Armin Klumpp, Josef Weber, Maaike M. V. Taklo: 3D System-on-Chip technologies for More than Moore systems. In: Microsystem Technologies. Band 16, Nr. 7, 2009, S. 1051–1055, doi:10.1007/s00542-009-0976-1 (englisch). 
• Peter Ramm, James Jian-Qiang Lu, Maaike M. V. Taklo (Hrsg.): Handbook of Wafer Bonding. Wiley-VCH, 2012, ISBN 978-3-527-32646-4, Kapitel 15: Three-Dimensional Integration (englisch). 
• Jens Lienig, Manfred Dietrich (Hrsg.): Entwurf integrierter 3D-Systeme der Elektronik. Springer, 2012, ISBN 978-3-642-30571-9.

Mögliche Anwendungen

• 2007, 3D-FPGA: Mingjie Lin, Abbas El Gamal, Yi-Chang Lu, Simon Wong: Performance benefits of monolithically stacked 3D-FPGA. In: Proceedings of the 2006 ACM/SIGDA 14th international symposium on Field programmable gate arrays. ACM, New York, NY, USA 2006, ISBN 1-59593-292-5, S. 113–122, doi:10.1145/1117201.1117219. 
• 2010, Peter Ramm u. a.: 3D Integration technology: Status and application development. IEEE, 2010, ISBN 978-1-4244-6662-7, S. 9–16, doi:10.1109/ESSCIRC.2010.5619857. 
• „Achieving the 3rd Generation From 3D Packaging to 3D IC Architectures“, By Lee Smith, Amkor Technology. This article originally appeared in Future Fab International Issue 34, July 6, 2010
• „Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications“, White Paper
• „Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package“, White Paper
• „Factors Affecting Electromigration and Current Carrying Capacity of Flip Chip and 3D IC Interconnects“, White Paper
• „Joint Project for Mechanical Qualification of Next Generation High Density Package-on-Package (PoP) with Through Mold Via Technology“, White Paper
• „High Density PoP (Package-on-Package) and Package Stacking Development“, White Paper

Ausgewählte Presseartikel

• 2010, PRWeb: “Global 3D Chips/3D IC Market to Reach US$5.2 Billion by 2015”

1. ↑ Applications of Monolithic 3D. MonolithIC 3D Inc.
2. ↑ 3D Integration: A Revolution in Design. Real World Technologies, 2. Mai 2007.
3. ↑ 3D Processors, Stacking Core. Developer Shed. 20. September 2005, Seite 1.
4. ↑ 3D Processors, Stacking Core. Developer Shed. 20. September 2005, Seite 2.
5. ↑ Xiangyu Dong, Yuan Xie: System-level Cost Analysis and Design Exploration for 3D ICs. In: Proceedings of Asia and South Pacific Design Automation Conference, 2009. 3A-1 (PDF (Memento vom 6. April 2012 im Internet Archive)).
6. ↑ Roger Allen: 3D IC Technology Delivers The Total Package (Memento vom 31. Oktober 2010 im Internet Archive). IN: Electronic Design. 2. Juli 2010.
7. ↑ James J.-Q. Lu, Ken Rose, Susan Vitkavage: 3D Integration: Why, What, Who, When? (Memento vom 12. Februar 2008 im Internet Archive) In: Future Fab International. Volume 23, 2007 (PDF).
8. ↑ William J. Dally: Future Directions for On-Chip Interconnection Networks. OCIN Workshop, 7. Dezember 2006 (Vortragsfolien als PDF).
9. ↑ R. Colin Johnson: 3-D chip stacks standardized. 10. Juli 2008.
10. ↑ Dong Hyuk Woo, Nak Hee Seong, Dean L. Lewis, Hsien-Hsin S. Lee: An optimized 3D-stacked memory architecture by exploiting excessive, high-density TSV bandwidth. In: 2010 IEEE 16th International Symposium on High Performance Computer Architecture (HPCA). IEEE, 2010, ISBN 978-1-4244-5658-1, S. 1–12, doi:10.1109/HPCA.2010.5416628. 
11. ↑ P. Jacob, O. Erdogan, A. Zia, P. M Belemjian, R. P Kraft, J. F McDonald: Predicting the performance of a 3D processor-memory chip stack. In: IEEE Design & Test of Computers. Band 22, Nr. 6, 2005, S. 540–547, doi:10.1109/MDT.2005.151. 
12. ↑ Robert Patti: Impact of Wafer-Level 3D Stacking on the Yield of ICs (Memento vom 17. Mai 2014 im Internet Archive). In: Future Fab Intl. Volume 23, 2007
13. ↑ EDA's big three unready for 3D chip packaging (Memento des Originals vom 18. Juli 2008 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.eetasia.com. EE Times Asia, 25. Oktober 2007.
14. ↑ ^{a b c d} Dae Hyun Kim, Saibal Mukhopadhyay, Sung Kyu Lim: Through-silicon-via aware interconnect prediction and optimization for 3D stacked ICs. In: Proceedings of the 11th international workshop on System level interconnect prediction. ACM, New York, NY, USA 2009, ISBN 978-1-60558-576-5, S. 85–92, doi:10.1145/1572471.1572486. 
15. ↑ ^{a b} S. Borkar: 3D integration for energy efficient system design. In: Proceedings of the 48th ACM/EDAC/IEEE Design Automation Conference (DAC). IEEE, 2011, ISBN 978-1-4503-0636-2, S. 214–219. 
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17. ↑ 3-D chip stacks standardized. EE Times 7. November 2008.
18. ↑ SEMI International Standards Program Forms 3D Stacked IC Standards Committee (Memento des Originals vom 17. Mai 2014 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.semi.org. SEMI, 7. December 2010 (Pressemeldung).
19. ↑ ADVANCED PACKAGING : 3D TSV Technologies Scenarios: Via First or Via Last? 2010 report (Memento vom 17. Mai 2014 im Internet Archive). Yole report, 2010.
20. ↑ Si, glass interposers for 3D packaging: analysts’ takes (Memento vom 22. Juli 2012 im Internet Archive). Advanced Packaging 10. August 2010.
21. ↑ ^{a b} J. Knechtel, I.L. Markov, J. Lienig: Assembling 2D blocks into 3D chips. In: Proc. of the 2011 Int. Symp. on Physical Design. ACM, New York, NY, USA 2011, ISBN 978-1-4503-0550-1, S. 81–88, doi:10.1145/1960397.1960417.  Siehe auch: J. Knechtel, I.L. Markov, J. Lienig: Assembling 2-D Blocks Into 3-D Chips. In: IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. Band 31, Nr. 2, 2012, S. 228–241, doi:10.1109/TCAD.2011.2174640 (ifte.de [PDF]). 
22. ↑ ^{a b} J. Lienig, M. Dietrich (Hrsg.): Entwurf integrierter 3D-Systeme der Elektronik. Springer, 2012, ISBN 978-3-642-30571-9.
23. ↑ S. Garg, D. Marculescu: 3D-GCP: An analytical model for the impact of process variations on the critical path delay distribution of 3D ICs. In: Quality of Electronic Design, 2009. ISQED 2009. Quality Electronic Design. IEEE, 2009, ISBN 978-1-4244-2952-3, S. 147–155, doi:10.1109/ISQED.2009.4810285. 
24. ↑ L.K. Scheffer: CAD implications of new interconnect technologies. In: Proc. of the 44th Annual Design Automation Conf. ACM, New York, NY, USA 2007, ISBN 978-1-59593-627-1, S. 576–581, doi:10.1145/1278480.1278626. 
25. ↑ B. Black, D. W Nelson, C. Webb, N. Samra: 3D processing technology and its impact on iA32 microprocessors. In: IEEE International Conference on Computer Design: VLSI in Computers and Processors, 2004. ICCD 2004. Proceedings. IEEE, 2004, ISBN 0-7695-2231-9, S. 316–318, doi:10.1109/ICCD.2004.1347939. 
26. ↑ Steve Seguin: World’s First Stacked 3D Processor Created. 16. September 2008.
27. ↑ 3-D Computer Processor: 'Rochester Cube' Points Way To More Powerful Chip Designs. Science Daily, 17. September 2008.
28. ↑ IntSim. MonolithIC 3D Inc.
29. ↑ Peter Clarke: Monolithic 3D offers IC power simulator. eetimes.com, 8. Juni 2011